Verilog初級講師 - 17回目

今回は、Verilog HDL初級講師の17回目について書いておきます。
2020年10月の事です。

2日間のオンライン講座で、受講者は2名です。

今回の受講者は活発に質問される方で、オンラインで受講者が見えないものの、熱心に受講されているのが想像できる講座でした。こういう時は、講師の方もやりがいがありますね。

今回は、今までにない質問がありました。

Verilogで回路設計後に、その回路が期待通りの動作をするか、シミュレーションで確認するのですが、シミュレーション結果が期待どおりかどうかの確認は設計者が行います。

これに対して、設計者が確認するのではなく、Verilogの言語記述で確認できないかという質問がありました。

今回のVerilog HDL初級講座では説明しないのですが、テストベンチ内にシミュレーション結果が期待どおりかどうかを確認するVerilog記述を入れればできるという事、別の講座でそれについて学ぶことができるものがある事を説明しました。

すると、受講者の方から、その講座はどういうものか教えて欲しいとの反応がありました。

講座の終了時に、講座の主催者側から別の講座を紹介して頂き、今回の受講者は続けて別の講座の受講も検討したいとのこと。

私が担当しているVerilog HDL初級講座は、最初の導入講座に該当するのですが、これを受講した方が、続けて中級やアサーション講座、SystemVerilogの講座に興味を持っていただけると、私としてもうれしいですね。

できれば、私もVerilog HDL初級講座だけでなく、もう少し幅を持たせたいのですが、本業側の有給休暇の範囲内の兼業として活動しているので、時間が取れないんですよね。土日祝日開催希望の受講者がいればよいのですが…。

これで、Verilog HDL初級講師は 通算17回、受講者延べ人数は74名となりました。

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