Verilog初級講師 - 3回目

今回は、Verilog HDL初級講師の3回目について書いておきます。
2019年6月の事です。

今回はこれまでの2日間の講座を拡張した3日間の講座を担当する事になりました。
そのため、拡張された部分を事前に自宅で念入りにリハーサルを実施します。

さらに演習問題も増えています。
こちらは、演習問題の事前動作確認が必要なのですが、演習で使うツールはこれまでの2日間の講座ではFPGAのツールをWindows上で使用していたので、私が所有しているPCを使って自宅で事前動作確認ができていました。
それに対して、今回の3日間の講座ではASIC開発向けのツールをLinux上で使うため、私が所有しているPCではLinuxが入っていない事と、ツールのライセンスが取得できないためツールを動作させることができず、自宅で事前動作確認ができません。

そのため、講座が始まる前日に現地へ行って、講座で使用するPCを使って事前動作確認をすることになりました。

Linuxは本業でも使っているので、使い方は大体わかるのですが、Windows PCにインストールされたLinuxであるため、使い方にちょっと癖があります。また、Verilog HDLの言語設計で使うテキストエディタは、Linuxを使ったことがない人でも使えるようにGUIタイプのgeditを使うので、これの起動方法と使い方も把握しておく必要があります。なんだかんだで、現地での事前動作確認は2時間程度で完了しました。

そして翌日になって3日間の講座を開始。
今回の受講者は9名です。

2日間の講座はそれほどでもなかったのですが、3日間の講座はさすがに少々疲れますね。
何しろ3日間、立ちっぱなしで語り続けなければならず、演習問題もこなさないといけません。
演習問題の最初にLinuxの簡単な使い方をテキストエディタのgeditの使い方も含めて説明する必要もあります。

今回は熱心な受講者が多く、休憩時間等に質問が多数あって質問の順番待ちの列ができてしまいました。
何だか学習塾のような雰囲気です。受講者が熱心だと講師としても教え甲斐があるというものです。

初めて担当した3日間の講座はとりあえず、無事に終わることができました。
アンケートの結果も悪くなかったです。

これで、Verilog HDL初級講師は
通算3回、受講者延べ人数は18名となりました。

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